4H-SiC以优越的本征优势成为下一代高功率器件的首选材料。本项目提出将p型埋层构成的浮动结(FJ)应用于SiC MOSFET的新结构，来提高功率器件的性能。基于先进的多次外延生长技术，将不连续的p型层埋于MOSFET漂移层内形成一个浮动结，在满足所需要的击穿电压条件下，将极大的降低导通损耗。
    本项目对4H-SiC浮动结VDMOSFET、UMOSFET及半超结VDMOSFET的工作机理进行研究，建立了新型器件的二维数值仿真模型，完成了新型器件的优化设计。
    SiC UMOSFET相比VDMOSFET具有更高的集成度和更低的比导通电阻，符合当前对功率系统能耗降低的要求。SiC浮动结UMOSFET能够明显抑制槽栅底部拐角的峰值电场，增大器件击穿电压。本文模拟了浮动结浓度、长度和位置对击穿电压、电场分布和比导通电阻的影响。基于优化的结构参数，该结构不仅在阻断状态下有效的保护了栅氧化层，而且器件的击穿电压和功率优值相比与传统结构提高了150%和440%。动态特性的仿真结果表明，该新结构器相比相同外延层参数的传统结构具有更小的栅漏电荷，更优异的开关性能。而且，浮动结的引入对体二极管的反向恢复特性没有影响。

创新性的提出非均匀掺杂浮动结UMOSFET，通过高斯掺杂浮动结的工艺设计，可以在保护栅氧化层的同时缓解浮动结和下漂移区之间的峰值电场，并且降低了浮动结离子注入工艺的复杂度和精度要求。在浮结掺杂面密度相同的条件下，高斯掺杂浮结器件的击穿电压相比均匀掺杂提高了18.8%，同时动态性能相比均匀掺杂浮动结并未退化。
    提出了一种适于4H-SiC VDMOSFET的轻掺杂P-well 场限环终端。与传统的P+场限环终端相比，这种新型终端能够在保证击穿特性不退化的情况下降低离子注入的损伤和工艺难度，节约工艺成本。实验结果表明：P-well场限环终端实现了1610V的反向击穿电压。这个结果接近仿真值的1643V，并且是理想值（1780V）的90%。证明P-well场限环能够应用于4H-SiC VDMOSFETs器件上，是的一种有效、稳固、工艺兼容性好的终端结构。

研究了高温热氧化及氧化后二次退火等新工艺对氧化层/SiC界面缺陷的改善机理，研究了器件关键制备工艺，获得最大反型层迁移率36cm2/V.s，SiC VDMOSFET器件1500V/7A，达到国内领先水平